Wie eine PLL-Schaltung funktioniert.
Wissenswertes und Einzelheiten über's PLL-Design für den Praktiker.

Eine Vorwort
Ich habe diesen kleinen online-crashkurs gemacht, um bei der Lösung von PLL-Problemen eine praktische Hilfe bereitzustellen, mit der man vielleicht auch ein tieferes Verständnis der Funktion einer PLL-Schaltung entwickeln kann, wenn man will.

Heute findet man PLL-Synthesizer überall dort, wo eine genaue und stabile Frequenz, und schneller Frequenzwechsel gefordert ist. Es gibt eine Menge verschiedener Gerät in denen eine PLL-Schaltung vorhanden ist.

In fast jedem Empfänger bzw. Sender arbeitet mindesten ein PLL-Oszillator, oft auch mehrere. Schon aus diesem Grund ist es sinnvoll sich etwas genauer mit dem Thema PLL (Phase Locked Loop) zu befassen, besonders wenn man sich mit der Reparatur von solchen Geräten konfrontiert sieht. Und wenn die PLL mal nicht mehr funktioniert, liegt's nach meiner Erfahrung oft an Bauteilfehlern im Bereich Schleifenfilter oder auch VCO.

Ich habe für die folgenden Ausführungen bewußt auf Mathematik verzichtet. Zum einen, weil man mit Mathe die Dinge zwar schön beweisen aber nur schwer erklären kann, und zum anderen, weil wir das Thema PLL-Synthesizer einfach mal von der praktischen Seite her betrachten wollen.

Also keine Panik, es wird keine hochwissenschaftliche Abhandlung zum Thema PLL-Synthesizer sein, sondern eher meine im laufe der Jahre gesammelten praktischen Erkenntnisse wiedergeben. Nix für Akademiker! Wenn ich aber zum allgemeinen Verständnis einer PLL-Schaltung beitragen kann, und dabei helfen kann, das eine oder andere PLL-Probleme zu lösen, habe ich doch schon was Gutes getan.

Aber jetzt geht's los.
Beginnen wir (doch) erst mal mit etwas Theorie, bevor es später mit einigen praktischen Beispielen weitergeht.

Was ist ein PLL-Synthesizer?

Ein PLL-Frequenz-Synthesizer erzeugt eine Oszillator-Frequenz, die von einer Referenzfrequenz abgeleitet wird.
Die Referenzfrequenz wird meist von einem sehr genauen Quarzoszillator (z.B.Quarzofen) erzeugt.
Mit Hilfe einer Phasen-Regelschleife (PLL) wird ein spannungsabgestimmter Oszillator (VCO) auf Sollfrequenz gehalten, und mit der Referenzfrequenz quasi phasenstarr verbunden.

Falls jetzt nicht so ganz klar ist, was ich damit meine, einfach weiterlesen ... wird schon noch.

Die PLL

Die Phasenregelschleife (PLL engl. Phase Locked Loop) vergleicht die Frequenz und Phase eines Oszillators (VCO) mit einer Referenzfrequenz und regelt die VCO-Frequenz so nach, daß sie mit der Referenzfrequenz in Frequenz und Phase übereinstimmt. In diesem Fall spricht man davon, daß der PLL-Oszillator eingerastet, synchronisiert oder auch eingephast ist. Siehe Bild1.

Bild 1: Prinzip der Phasenregelschleife (PLL)

Der Phasendetector vergleicht die Phase des Referenz-Oszillators mit der Phase des VCOs. Das Ergebnis dieses Vergleichs ist eine Abstimmspannung, mit der der VCO auf Sollfrequenz gehalten wird. Im Bild1 ist die VCO-Frequenz gleich der Referenzfrequenz.
Iss klar.

Zugegeben, dieser Aufwand ist so noch nicht besonders sinnvoll, man könnte ja gleich die Frequenz vom Referenzoszillator verwenden. Um den VCO auf andere Frequenzen abstimmen zu können, wird in der Praxis die VCO- und Referenzfrequenz erst heruntergeteilt, bevor es zum Phasenvergleich geht. Siehe Bild2.

Durch Umschalten des Teilerfaktors läßt sich der VCO im Abstand der Referenzfrequenz (Vergleichsfrequenz) abstimmen. Die VCO-Frequenz ist somit ein ganzzahliges Vielfaches der Vergleichsfrequenz.

Ein Beispiel:
Man könnte die Referenzfrequenz auf eine Vergleichsfrequenz von 25kHz herunterteilen. Um den VCO nun z.B. auf 144,0 MHz abzustimmen, muß man erst die VCO-Frequenz durch 5760, auf 25kHz teilen. Für den Phasenvergleich, versteht sich. Siehe Bild2.

Bild 2: Prinzip der PLL-Schaltung mit R- und N-Teiler (Beispiel 144MHz)
gehe für das Beispiel mit der Maus über das Bild2

Teilt man die VCO-Frequenz nun durch 5761, ergibt sich eine Frequenz von 144,025MHz
(5761*25kHz =144,025MHz). Alles klar?

Bitte erst weiterlesen, wenn Du bis hier alles verstanden hast!

Hier noch mal die Funktion der einzelnen Komponenten des PLL-Synthesizers.

• So funktioniert der Phasenvergleich im Phasendetector
• Das Schleifenfilter (Tiefpassfilter)
• Der VCO
• Die Frequenzteiler
  

Single-Mode, Dual-Mode

Single-Mode bezeichnet den Betrieb ohne Vorteiler. Bei höheren VCO-Frequenzen die das Frequenzsynthesizer-IC nicht mehr verarbeiten kann, wird ein Vorteiler erforderlich. Der Betrieb mit Vorteiler wird als Dual-Mode bezeichnet. Im Dual-Mode wird ein weitere Zähler (Swallow Counter) benötigt, um den Vorteiler zu steuern. Ich meine das Umschalten zwischen P und P+1.
Im Beispiel weiter unten, erläuter' ich den Dual-Mode genauer.

So funktioniert ein PLL-Synthesizer mit Vorteiler

Im Bild4 ist das Prinzip eines PLL-Oszillators mit Vorteiler (Dualbetrieb) dargestellt.
Die Referenzfrequenz wird vom Referenzteiler R auf die Vergleichsfrequenz, z.B. 25kHz, geteilt.
Die VCO-Frequenz muß ebenfalls auf die Vergleichsfrequenz (25kHz) geteilt werden, schließlich soll aus der Phasenlage zwei gleicher Frequenzen die Abstimmspannung des VCOs abgeleitet werden.
Die VCO-Frequenz kann nur ein ganzzahliges Vielfaches der Vergleichsfrequenz sein.
In unserem Beispiel ergibt sich ein "Kanalraster" von 25kHz.
Die VCO-Frequenz wird hier vom Vorteiler P und vom N-Teiler auf die 25kHz geteilt. Der Teilerfaktor ergibt sich aus P*N.

Ein Beispiel:
Ein VCO soll bei einem "Kanalraster" von 25 kHz auf 433 MHz abstimmen werden, und die Referenzfrequenz ist 10 MHz.

Ok, dann lass uns doch mal rechnen:
Bei einem Kanalraster von 25 kHz müssen wir erst mal die Referenzfrequenz mindestens auf 25 kHz teilen. Den wir wissen ja, daß die VCO-Frequenz nur ein ganzzahliges Vielfaches der Vergleichsfrequenz sein kann, und wenn wir 25 kHz Kanalraster haben wollen, dann müssen wir mindestens auf 25 kHz teilen. Es kann natürlich sein, daß die gewünschte VCO-Frequenz kein ganzzahliges Vielfaches von 25 kHz ist, sondern nur von 5 kHz, dann muß die Vergleichsfrequenz auf 5 kHz festgelegt werden. Damit sind natürlich auch Kanalraster von z.B. 5, 10, 20 und 25 kHz möglich.

Also: R = 10MHz / 25kHz = 400

Glück gehabt, 10 MHz ist auch noch ein ganzzahliges Vielfaches von 25 kHz.
Wir erinnern uns, auch die Refernzfrequenz kann ja nur ein ganzzahliges Vielfaches der Vergleichsfrequenz bzw. des Kanalrasters sein.

Und jetzt müssen wir noch die VCO-Frequenz ebenfalls auf 25 kHz teilen, damit wir sie auch mit der Referenzfrequenz vergleiche können.

Also: N = 433MHz / 25kHz = 17320

Und schon ist ein kleines Problem aufgetaucht. Leider können die meisten Frequenzsynthesizer-ICs nicht durch 17320 teilen oder diese hohe Eingangsfrequenz verarbeiten. Ein Vorteiler muß her, der uns die VCO-Frequenz auf ein erträglichen Maß herunter teilt.

Wir nehmen hier einen Vorteiler P mit einem Teilerfaktor von 80/81. Dieser Vorteiler kann mit einem Steuereingang zwischen Teilerfaktor 80 und 81 umgeschaltet werden. Wofür wir das brauchen erfahren wir weiter unten.

So, jetzt noch mal N-Teilerfaktor neu berechnen, aber mit Vorteiler P = 80.

Wie wir oben schon gerechnet haben, ist der Teilerfaktor gesamt Nges = 17320. Schaltet man zwei Teiler hintereinander, so ist der gesamte Teilerfaktor das Produkt der Teilerfaktoren beider Teiler.

Also: Nges = N * P = 17320

Wir kennen den gesamten Teilerfaktor (17320) und den festen Faktor des Vorteilers (80).
Jetzt noch schnell den Faktor für den N-Teiler ausrechnen und fertig.

N = Nges / P (nach N umgestellt)
N = 17320 / 80 = 216,5 ???

Denkste!!! Noch ein Problem. Man kann den N-Teiler natürlich nur mit ganzzahligen Werten laden.
Also mit 216, und 216 x 80 ist nun mal nicht 17320 sondern 17280!

Nges = N * P
Nges = 216 * 80 = 17280

So, und was nun? Es besteht also eine Differenz von 40 (17320-17280=40). Woher bekomme ich nur die fehlenden 40 Takte.
Und hier kommt nun die Antwort, auf die Du vielleicht schon gewartet hast.
Weshalb kann eigentlich der Vorteiler zwischen 80 und 81 umgeschaltet werden?
Du ahnst es sicher schon, natürlich um die fehlenden 40 Takte zum Teilerfaktor 17280 zu addieren.

Und so geht's.
Die Addition wird mit Hilfe des A-Zählers (swallow Counter) durchgeführt. Der swallow Counter steuert nämlich den Vorteiler über eine Steuerleitung MC und schaltet damit zwischen Teilerfaktor 81 und 80 um. So weit so gut. Wie funktioniert das denn jetzt genau?

In unserem Beispiel werden intern, zu Beginn eines jeden Teilerzyklus der A-Zähler mit 40, und der N-Zähler mit 216 geladen. Anschließend werden beide Zähler mit jedem Impuls vom Vorteiler P um 1 dekrementiert (siehe Bild4). Iss klar.
Der Vorteiler bleibt auf 81 geschaltet, solange der A-Zähler (swallow Counter) nicht auf Null ist. Bei Null angekommen (hier nach 40 Takten), schaltet er den Vorteiler zurück auf 80 und es geht normal weiter bis der N-Zähler ebenfalls auf Null gezählt hat (hier nach 216 Takten). Damit ist der Teilerzyklus beendet und es beginnt von vorn.

Der Vorteiler zählt demnach 40 mal bis 81, anstatt nur bis 80, und addiert auf diese Weise 40 Takte dazu. Klar, oder?

Auf diese Weise kann auch mit einem Vorteiler jeder beliebige Teilerfaktor eingestellt werden.
Die korrekte Formel für den Teilerfaktor gesamt lautet also:

Nges = (N * P) + A
Nges = (216 * 80) + 40 = 17320

Na eigentlich war es doch recht einfach bis hierher, oder?

Du willst sicher wissen wie man praktisch einen PLL-Oszillator abstimmt, oder hättest Du sonst bis hierher gelesen?

Wie bekommt man nun die Daten in die Counter des PLL-Synthesizers?
Mit einer PLL-Steuerung, oder ...?

Um diese Fragen zu klären, habe ich einige Beispiele mit den PLL-ICs MC145158, TBB206, MB1505, und MB15E07 zusammengestellt. Diese ICs werden alle über den sogenannten 3-Leiter-Bus angesprochen.
Bei ICs die parallel oder per I²C-Bus geladen werden ist das Prinzip natürlich das Gleiche.

Also lies weiter unter Beispiele, wie man einen PLL-Oszillator zum leben erweckt.

Und hier noch ein Buchtipp für alle die es ganz genau wissen wollen:
CMOS PLL Synthesizers : Analysis and Design